NI矢量信号收发器的FPGA编程

图5. Simple VSA/VSG项目样例在主机和FPGA上聚集仪器设计库，提供了一个VSA和VSG用户所熟悉的起点

从Simple VSA/VSG项目样例的FPGA VI开始，有四个主要回路，一些附加功能位于过程subVI内。为配置NI VST的所有可编程组件，以及FPGA上的一些仪器设计库，配置回路从主机处接收寄存器和设置，然后将其分布至各个FPGA子系统和外部电路。为了提高性能以及使主机上的多个过程均能够独立访问，有两个寄存器总线。一个用于采集，另一个用于生成，并且每一个都必须能够配置共享资源，例如计时。

图6.  配置回路负责接收主机的数据以及对仪器进行编程

RF输入回路获取模数转换器（ADC）的数据；进行复矢量校准；并进行频移、相位校准、减损，以及可变、部分、防混叠抽选。另外，RF输入回路还实现了同步以及数字式功率水平触发，然后将数据写入FIFO，并最终写入DRAM。

图7. RF输入回路以可配置I/Q速率生成已校准数据，并将其写入DRAM。

RF输出循环类似于RF输入循环，但是操作顺序相反。来自DRAM的数据进行内插、定标、频移、相位校准、内插、校准，然后通过数模转换器（DAC）生成。另外还有触发和同步所用信号。

图8.  RF输出循环检索来自DRAM的数据然后生成数据

过程子VI包含有循环和状态机，实现了多数据记录采集和DRAM控制器对波形的排序。这些子VI包含了大量代码，满足了大带宽和低滞后性能要求，确保这些子VI能够在全速率ADC数据转换下溢出，以及产生全速率DAC数据而不发生下溢，同时仍然与主机之间进行波形数据传输。

读取循环实现的功能可以存在于多记录采集过程之内，然而为了方便起见而将其显示出来。该循环可以再数据离开DRAM时并在被发送到主机前进行数据处理。此路径在它自己的回路之内，从而那些并不符合120 MHz RF输入和输出回路的定时要求的IP仍然可以使用。为了适应这种IP，稍微降低此回路速率并不会影响读取性能，然而如果降得过多，则只会增加数据到达主机所需时间。这样即使采样内存被填满了，也不会丢失样点或破坏数据。